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FPGA实现GTP光口数据回环传输，基于Aurora 8b/10b编解码架构，提供2套工程源码和技术支持

1、前言

FPGA实现SFP光口视频编解码现状；
目前基于Xilinx系列FPGA的SFP光口视频编解码主要有以下几种，Artix7系列的GTP、Kintex7系列的GTX、更高端FPGA器件的GTH、GTY、GTV、GTM等，线速率越来越高，应用场景也越来越高端；编码方式也是多种多样，有8b/10b编解码、64b/66b编解码、HDMI编解码、SDI编解码等等；本设计采用7系列的GTP作为高速接口、8b/10b编解码的方式实现SFP光口数据回环传输；

工程概述

本设计使用Xilinx Artix7系列FPGA为平台，实现GTP 8b/10b编解码数据回环传输，旨在为读者提供一套精简版的、基于GTP 8b/10b编解码的数据收发和数据对齐架构；

首先FPGA内部设计了一个用户数据发送模块，该模块生成发送数据帧，发送数据帧由帧头+数据+帧尾的经典三段式构成；让后调用Xilinx官方的GTP IP核实现发送数据的8b/10b编码和数据串化，将并行数据串化为高速串行差分信号，线速率设置为5Gbps，编码后的发送数据通过板载的SFP光口的光纤输出；然后用板载的SFP光口的光纤接收，然后送入Xilinx官方的GTP IP核实现接收数据8b/10b解码和数据解串，将差分高速串行信号解为并行数据；然后数据送入数据对齐模块，实现错位数据对齐；然后数据送入用户接收数据比对模块，实现帧头检测、数据逐个比对、帧尾检测等操作，以检验数据收发的正确性；针对市场主流需求，本博客设计并提供2套工程源码，具体如下：

现对上述2套工程源码做如下解释，方便读者理解：

工程源码1

开发板FPGA型号为Xilinx–Artix7–xc7a35tfgg484-2；首先FPGA内部设计了一个用户数据发送模块，该模块生成发送数据帧，发送数据帧由帧头+数据+帧尾的经典三段式构成；让后调用Xilinx官方的GTP IP核实现发送数据的8b/10b编码和数据串化，将并行数据串化为高速串行差分信号，线速率设置为5Gbps，编码后的发送数据通过板载的SFP光口的光纤输出；然后用板载的SFP光口的光纤接收，然后送入Xilinx官方的GTP IP核实现接收数据8b/10b解码和数据解串，将差分高速串行信号解为并行数据；然后数据送入数据对齐模块，实现错位数据对齐；然后数据送入用户接收数据比对模块，实现帧头检测、数据逐个比对、帧尾检测等操作，以检验数据收发的正确性；该工程的作用是让读者快速掌握GTP 8b/10b编码数据传输的工程架构设计，该工程提供了仿真工程+上板应用工程，应用价值较高；

工程源码2

开发板FPGA型号为Xilinx–Artix7–xc7a100tfgg484-2；首先FPGA内部设计了一个用户数据发送模块，该模块生成发送数据帧，发送数据帧由帧头+数据+帧尾的经典三段式构成；让后调用Xilinx官方的GTP IP核实现发送数据的8b/10b编码和数据串化，将并行数据串化为高速串行差分信号，线速率设置为5Gbps，编码后的发送数据通过板载的SFP光口的光纤输出；然后用板载的SFP光口的光纤接收，然后送入Xilinx官方的GTP IP核实现接收数据8b/10b解码和数据解串，将差分高速串行信号解为并行数据；然后数据送入数据对齐模块，实现错位数据对齐；然后数据送入用户接收数据比对模块，实现帧头检测、数据逐个比对、帧尾检测等操作，以检验数据收发的正确性；该工程的作用是让读者快速掌握GTP 8b/10b编码数据传输的工程架构设计，该工程提供了仿真工程+上板应用工程，应用价值较高；

本博客详细描述了FPGA基于Aurora 8b/10b编解码架构实现GTP光口数据回环传输的设计方案，工程代码可综合编译上板调试，可直接项目移植，适用于在校学生、研究生项目开发，也适用于在职工程师做学习提升，可应用于医疗、军工等行业的高速接口或图像处理领域；
提供完整的、跑通的工程源码和技术支持；
工程源码和技术支持的获取方式放在了文章末尾，请耐心看到最后；

免责声明

本工程及其源码即有自己写的一部分，也有网络公开渠道获取的一部分(包括CSDN、Xilinx官网、Altera官网等等)，若大佬们觉得有所冒犯，请私信批评教育；基于此，本工程及其源码仅限于读者或粉丝个人学习和研究，禁止用于商业用途，若由于读者或粉丝自身原因用于商业用途所导致的法律问题，与本博客及博主无关，请谨慎使用。。。

2、相关方案推荐

我已有的所有工程源码总目录----方便你快速找到自己喜欢的项目

其实一直有朋友反馈，说我的博客文章太多了，乱花渐欲迷人，自己看得一头雾水，不方便快速定位找到自己想要的项目，所以本博文置顶，列出我目前已有的所有项目，并给出总目录，每个项目的文章链接，当然，本博文实时更新。。。以下是博客地址：
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我这里已有的 GT 高速接口解决方案

我的主页有FPGA GT 高速接口专栏，该专栏有 GTP 、 GTX 、 GTH 、 GTY 等GT 资源的视频传输例程和PCIE传输例程，其中 GTP基于A7系列FPGA开发板搭建，GTX基于K7或者ZYNQ系列FPGA开发板搭建，GTH基于KU或者V7系列FPGA开发板搭建，GTY基于KU+系列FPGA开发板搭建；以下是专栏地址：
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3、工程详细设计方案

工程设计原理框图

工程设计原理框图如下：

用户数据发送模块

用户数据发送模块用于产生发送数据，发送数据以数据帧的形式产生，由帧头+数据+帧尾的经典三段式构成；如下：

帧头：

可参数化配置，4字节，但低8位必须为8’hbc，帧头用于定义一帧数据的开始；

数据：

单个数据4字节，数据内容可任意，我的设计中数据段为从零开始的累加数，数据段长度可参数化配置，数据段为传输的有效数据；

帧尾：

可参数化配置，4字节，但低8位必须为8’hbc，帧头用于定义一帧数据的结束；

用户数据发送模块顶层接口如下：

基于GTP高速接口的数据回环传输架构

本设计使用GTP高速接口数据回环传输，使用8b/10b编解码协议，总体代码架构如下：

基于GTP高速接口的数据回环传输架构顶层接口核参数配置如下：

本设计共例化了2路GTP，所以2路GTP的收发回环方式也做了灵活的参数化配置，如果你只需要1路GT，则可删除另一路，如果你想例化更多路GT，则可根据上述设计方法扩展，十分方便；

GTP IP 简介

关于GTP介绍最详细的肯定是Xilinx官方的《ug482_7Series_GTP_Transceivers》，我们以此来解读：《ug482_7Series_GTP_Transceivers》的PDF文档我已放在了资料包里；我用到的开发板FPGA型号为Xilinx–Artix7系列FPGA；带有4路GTP资源，每通道的收发速度为500 Mb/s到6.6 Gb/s之间。GTP收发器支持不同的串行传输接口或协议，比如8b/10b编解码、PCIE /2.0接口、万兆网 XUAI 接口、OC-48、串行 RapidIO 接口、 SATA(Serial ATA) 接口、数字分量串行接口(SDI)等等；

GTP 基本结构

Xilinx 以 Quad 来对串行高速收发器进行分组，四个串行高速收发器和一个 COMMOM（QPLL）组成一个 Quad，每一个串行高速收发器称为一个 Channel(通道），下图为四路 GTP 收发器在Artix7系列FPGA 芯片中的示意图；《ug482_7Series_GTP_Transceivers》第13页；GTP 的具体内部逻辑框图如下所示，它由四个收发器通道 GTPE2_CHANNEL原语 和一个GTPE2_COMMON 原语 组成。每路 GTPE2_CHANNEL 包含发送电路 TX 和接收电路 RX；《ug482_7Series_GTP_Transceivers》第14页；每个 GTPE2_CHANNEL 的逻辑电路如下图所示：《ug482_7Series_GTP_Transceivers》第15页；

GTPE2_CHANNEL的发送端和接收端功能是独立的，均由 PMA(Physical Media Attachment，物理媒介适配层)和 PCS(Physical Coding Sublayer，物理编码子层)两个子层组成。其中 PMA 子层包含高速串并转换(Serdes)、预/后加重、接收均衡、时钟发生器及时钟恢复等电路。PCS 子层包含8B/10B 编解码、缓冲区、通道绑定和时钟修正等电路。
这里说多了意义不大，因为没有做过几个大的项目是不会理解这里面的东西的，对于初次使用或者想快速使用者而言，更多的精力应该关注IP核的调用和使用，后面我也会重点将到IP核的调用和使用；

GTP 发送和接收处理流程

首先用户逻辑数据经过 8B/10B 编码后，进入一个发送缓存区（Phase Adjust FIFO），该缓冲区主要是 PMA 子层和 PCS 子层两个时钟域的时钟隔离，解决两者时钟速率匹配和相位差异的问题，最后经过高速 Serdes 进行并串转换(PISO)，有必要的话，可以进行预加重(TX Pre-emphasis)、后加重。值得一提的是，如果在 PCB 设计时不慎将 TXP 和 TXN 差分引脚交叉连接，则可以通过极性控制(Polarity)来弥补这个设计错误。接收端和发送端过程相反，相似点较多，这里就不赘述了，需要注意的是 RX 接收端的弹性缓冲区，其具有时钟纠正和通道绑定功能。这里的每一个功能点都可以写一篇论文甚至是一本书，所以这里只需要知道个概念即可，在具体的项目中回具体用到，还是那句话：对于初次使用或者想快速使用者而言，更多的精力应该关注IP核的调用和使用。

GTP 的参考时钟

GTP 模块有两个差分参考时钟输入管脚(MGTREFCLK0P/N 和 MGTREFCLK1P/N），作为 GTP模块的参考时钟源，用户可以自行选择。一般的A7系列开发板上，都有一路 125Mhz 的 GTP 参考时钟连接到 MGTREFCLK0/1上，作为 GTP 的参考时钟。差分参考时钟通过IBUFDS 模块转换成单端时钟信号进入到 GTPE2_COMMOM 的 PLL0 和 PLL1 中，产生 TX 和 RX 电路中所需的时钟频率。TX 和 RX 收发器速度相同的话，TX 电路和 RX 电路可以使用同一个 PLL 产生的时钟，如果 TX 和 RX收发器速度不相同的话，需要使用不同的 PLL 时钟产生的时钟。参考时钟这里Xilinx给出的GT参考例程已经做得很好了，我们调用时其实不用修改；GTP 的参考时钟结构图如下：《ug482_7Series_GTP_Transceivers》第21页；

GTP 发送接口

《ug482_7Series_GTP_Transceivers》的第75到123页详细介绍了发送处理流程，其中大部分内容对于用户而言可以不去深究，因为手册讲的基本都是他自己的设计思想，留给用户可操作的接口并不多，基于此思路，我们重点讲讲GTP例化时留给用户的发送部分需要用到的接口；用户只需要关心发送接口的时钟和数据即可；

GTP 接收接口

《ug482_7Series_GTP_Transceivers》的第125到213页详细介绍了发送处理流程，其中大部分内容对于用户而言可以不去深究，因为手册讲的基本都是他自己的设计思想，留给用户可操作的接口并不多，基于此思路，我们重点讲讲GTP例化时留给用户的发送部分需要用到的接口；用户只需要关心接收接口的时钟和数据即可；

GTP IP核调用和使用

GTP IP核配置调用在工程种位置如下：

GTP IP核调用和使用很简单，通过vivado的UI界面即可完成，如下：

有别于网上其他博主的教程，我个人喜欢用如下图的共享逻辑：这样选择的好处有两个，一是方便DRP变速，二是便于IP核的修改，修改完IP核后直接编译即可，不再需要打开example工程，再复制下面的一堆文件放到自己的工程什么的，玩儿个GTP需要那么复杂么？

这里对上图的标号做解释：
1：线速率，根据自己的项目需求来，GTP的范围是0.5到6.25G，由于我的项目是视频传输，所以在GTP的速率范围内均可，为了通用性，我在vivado工程中配置为5G；
2：参考时钟，这个得根据你的原理图来，可以是80M、125M、148.5M、156.25M等等，我的开发板是125M；
4：GTP组的绑定，这个很重要，他的绑定参考依据有两个，已是你的开发板原理图，而是官方的参考资料《ug482_7Series_GTP_Transceivers》，官方将GTP资源分成了4组，名字分别为X0Y0、X0Y1、X0Y2、X0Y3，由于GT资源是Xilinx系列FPGA的专用资源，占用专用的Bnak，所以引脚也是专用的，那么这些GTP组和引脚是怎么对应的呢？《ug482_7Series_GTP_Transceivers》的说明如下：红框内为的我的开发板原理图对应的FPGA引脚；

我的板子原理图如下：

选择外部数据位宽32bit的8b/10b编解码，如下：

下面这里讲的是K码检测：

这里选择K28.5，也就是所谓的COM码，十六进制为bc，他的作用很多，可以表示空闲乱序符号，也可以表示数据错位标志，这里用来标志数据错位，8b/10b协议对K码的定义如下：

下面讲的是时钟矫正，也就是对应GTP内部接收部分的弹性buffer；

这里有一个时钟频偏的概念，特别是收发双方时钟不同源时，这里设置的频偏为100ppm，规定每隔5000个数据包发送方发送一个4字节的序列，接收方的弹性buffer会根据这4字节的序列，以及数据在buffer中的位置来决定删除或者插入一个4字节的序列中的一个字节，目的是确保数据从发送端到接收端的稳定性，消除时钟频偏的影响；

接收数据对齐模块

由于GT资源的aurora 8b/10b数据收发天然有着数据错位的情况，所以需要对接受到的解码数据进行数据对齐处理，数据对齐模块代码位置如下：

我定义的 K 码控制字符格式为：XX_XX_XX_BC，所以用一个rx_ctrl 指示数据是否为 K 码 的 COM 符号；
rx_ctrl = 4’b0000 表示 4 字节的数据没有 COM 码；
rx_ctrl = 4’b0001 表示 4 字节的数据中[ 7: 0] 为 COM 码；
rx_ctrl = 4’b0010 表示 4 字节的数据中[15: 8] 为 COM 码；
rx_ctrl = 4’b0100 表示 4 字节的数据中[23:16] 为 COM 码；
rx_ctrl = 4’b1000 表示 4 字节的数据中[31:24] 为 COM 码；
基于此，当接收到有K码时就对数据进行对齐处理，也就是将数据打一拍，和新进来的数据进行错位组合，这是FPGA的基础操作，这里不再赘述；数据对齐模块顶层接口如下：

接收数据比对模块

接收数据比对模块用于和发送数据比对，用于验证数据收发的正确性，由帧头检测+数据比对+帧尾检测的经典三段式构成；如下：

帧头检测：

帧头可参数化配置，4字节，但低8位必须为8’hbc，帧头检测用于检测一帧数据的开始，是数据比对状态机的初始跳转条件，只有检测到正确的帧头后，才能进入有效数据段的逐个比对状态；

有效数据段逐个比对：

单个数据4字节，数据内容可任意，我的设计中数据段为从零开始的累加数，可与用户数据发送模块生成的累加数逐个比对，数据段长度可参数化配置；

帧尾检测：

帧头可参数化配置，4字节，但低8位必须为8’hbc，帧头检测用于检测一帧数据的结束，是下一帧数据比对的跳转条件，只有检测到正确的帧尾后，才能断定一帧数据比对正确，才能进入下一帧数据比对状态；

接收数据比对模块顶层接口如下：

工程源码架构

提供2套工程源码，以工程源码1为例，综合后的工程源码架构如下：

工程编译后资源消耗低、功耗低、时序收敛，符合工程项目应用要求，如下：

工程仿真

工程代码中已提供了仿真，可在vivado中直接仿真，操作如下：

仿真结果如下：

需要注意的是；GTP仿真有时候IP起不来，但上板调试却可以起来，这个BUG至今上不知道为什么。。。

4、vivado工程源码1详解–>Artix7–35T版本

开发板FPGA型号：Artix7–xc7a35tfgg484-2；
FPGA开发环境：Vivado2019.1；
输入：FPGA内部生成的发送数据帧；
输出：FPGA内部做收发数据比对，并输出比对结果；
回环光口类型：SFP光口；
高速接口类型：GTP，线速率5Gbps；
高速接口编解码协议：8b/10b编解码；
实现功能：FPGA实现GTP光口数据回环传输；
工程作用：此工程目的是让读者掌握FPGA实现GTP光口数据回环传输的设计能力，以便能够移植和设计自己的项目；
工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容；
工程的资源消耗和功耗如下：

5、vivado工程源码1详解–>Artix7–100T版本

开发板FPGA型号：Artix7–xc7a100tfgg484-2；
FPGA开发环境：Vivado2019.1；
输入：FPGA内部生成的发送数据帧；
输出：FPGA内部做收发数据比对，并输出比对结果；
回环光口类型：SFP光口；
高速接口类型：GTP，线速率5Gbps；
高速接口编解码协议：8b/10b编解码；
实现功能：FPGA实现GTP光口数据回环传输；
工程作用：此工程目的是让读者掌握FPGA实现GTP光口数据回环传输的设计能力，以便能够移植和设计自己的项目；
工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容；
工程的资源消耗和功耗如下：

6、工程移植说明

vivado版本不一致处理

1：如果你的vivado版本与本工程vivado版本一致，则直接打开工程；
2：如果你的vivado版本低于本工程vivado版本，则需要打开工程后，点击文件–>另存为；但此方法并不保险，最保险的方法是将你的vivado版本升级到本工程vivado的版本或者更高版本；

3：如果你的vivado版本高于本工程vivado版本，解决如下：

打开工程后会发现IP都被锁住了，如下：

此时需要升级IP，操作如下：

FPGA型号不一致处理

如果你的FPGA型号与我的不一致，则需要更改FPGA型号，操作如下：



更改FPGA型号后还需要升级IP，升级IP的方法前面已经讲述了；

其他注意事项

1：由于每个板子的DDR不一定完全一样，所以MIG IP需要根据你自己的原理图进行配置，甚至可以直接删掉我这里原工程的MIG并重新添加IP，重新配置；
2：根据你自己的原理图修改引脚约束，在xdc文件中修改即可；
3：纯FPGA移植到Zynq需要在工程中添加zynq软核；

7、上板调试验证

准备工作

需要准备的器材如下：
FPGA开发板，没有开发板可以找本博提供；
SFP光模块和光纤；
我的开发板了连接如下：

GTP光口数据回环效果演示

GTP光口数据回环效果演示如下：

8、工程代码的获取

代码太大，无法邮箱发送，以某度网盘链接方式发送，
资料获取方式：文章末尾的V名片。
网盘资料如下：

此外，有很多朋友给本博主提了很多意见和建议，希望能丰富服务内容和选项，因为不同朋友的需求不一样，所以本博主还提供以下服务：