（1）Verilog常见数据类型： reg型、wire型、integer型、parameter型
（2）Verilog 常见进制：二进制（b或B）、十进制（d或D）、八进制（o或O）、十六进制（h或H）
（3）数字有三种表示状态 ： -8‘d5(负数在位宽前加上﹣) 'h13(可以省去位宽) -4564_54（默认十进制,下划线无实际意义）
（4）在Verilog中x表示不定态、z表示高阻态
（5）设置常量参数可以使用parameter和localparam两种，区别在于parameter可以在模块调用后修改，而localparam只能在模块内部使用。
（6）变量定义：
reg [6:0] a [3:0]; 表示定义4个7位宽的寄存器类型变量
（7）task（任务）和function（函数）的区别：
- 函数只能与主模块共用同一个仿真时间单位，而任务可以定义该任务自己的仿真时间单位。
- 函数不能启动任务，而任务可以启动函数和其他任务。
- 函数至少需要一个输入变量，而任务可以没有或有多个任何类型的变量。
- 函数返回一个值，而任务不返回值。
