一、基础知识
1.1 基础概念
晶振，即晶体振荡器。按照工作原理，可将其分为晶体（ Crystal ）和振荡器 Oscillator ）。
两者的区别很简单： Oscillator=Crystal+ 信号调理单路，振荡器只要供电就可以直接输出方波信号
1.2 作用
晶振是干嘛用的呢?
在电路中的核心作用是提供稳定且精确的时钟信号，类似于电路的“心跳”。
-
时钟信号源：
为数字电路（如单片机、CPU）提供节拍，确保指令按固定节奏执行。例如，微控制器每秒执行百万次操作，依赖晶振的频率来协调。 -
频率稳定性：
利用石英晶体的压电效应（机械振动与电信号转换），产生高度稳定的频率（误差可低至±10ppm），远超普通RC振荡电路。 -
同步协调：
在通信系统（如Wi-Fi、蓝牙）中，确保收发双方频率一致，避免数据错乱；在数字电路中，协调多个模块同步工作。
1.3 频率大小
1.3.1 晶体频率
也就是无源谐振器，需要外部电路来驱动
最高频率为800M左右，最低为20K左右。
当频率为32.768khz时，分频后正好得到1HZ秒脉冲
1.3.2 晶振频率
单端：最高200M左右，最低1HZ；差分:最高2GHZ左右，最低20K左右
我们在选取时也要考虑成本
900M LVPECL 100 元左右
50M LVPECL 10 元左右
50M CMOS 1元左右
1.4 频率稳定性
关键参数，高端晶振可以达到10-9级别。指在规定的工作温度范围内，与标称频率允许的偏差用PPm（百万分之一）表示。一般来说，稳定度越高或温度范围越宽，价格越高。
对于频率稳定度要求±10ppm或以上的应用，可使用普通无补偿的晶体振荡器。
对于介于±1 至±10ppm 的稳定度，应该考虑温补晶振TCXO 。
对于低于±1ppm 的稳定度，应该考虑恒温晶振OCXO。
| 无源晶体 | 需外部振荡电路，成本低，占PCB面积小 | MCU、低功耗设备（如ESP32模块） |
| 有源晶振 | 自带振荡电路，输出方波/正弦波，精度高（±20ppm），功耗稍高 | 高速通信（PCIe、以太网）、射频模块 |
| TCXO | 温补晶振，精度±0.5~2ppm，抗温漂 | GPS导航、基站、工业级设备 |
| OCXO | 恒温晶振，精度±0.01ppm，功耗高，价格昂贵 | 卫星通信、原子钟校准 |
| 差分晶振 | 输出LVDS/LVPECL差分信号，抗干扰强 | 高速SerDes接口、FPGA高速时钟 |
-
普通应用：±20ppm~±50ppm（如家电控制、消费电子）。
-
通信系统：±10ppm以内（如蓝牙/Wi-Fi模块）。
-
高精度需求：±0.1ppm（如5G基站、卫星授时）。
-
注意：32.768kHz晶振常标为±20ppm，但实际年误差可达数分钟（需软件校准）。
1.5 工作电压
常用1.8V 、 2.5V 、 3.3V 、 5V，需要注意的点是要和主芯片电压匹配
1.6 输出类型
输出信号类型
| 输出类型 | 特点 | 适用场景 |
|---|---|---|
| CMOS方波 | 数字电平（0/3.3V或0/5V），上升沿陡峭，谐波丰富 | 单片机、FPGA、数字逻辑电路 |
| 削峰正弦波 | 近似正弦波（削顶处理），电磁干扰（EMI）较低 | 射频模块、无线通信（如LoRa） |
| LVDS差分 | 低压差分信号（0.35V摆幅），抗干扰强，支持高频（>500MHz） | 高速SerDes接口、FPGA时钟分配 |
| HCMOS/TTL | 兼容传统TTL电平（0~5V），驱动能力强 | 老式工业设备、5V系统 |
| Clipped Sine | 低成本正弦波输出，需外部整形电路转为方波 | 低功耗传感器、简单计时电路 |
1.7 负载电容
1. 调整振荡频率至标称值
-
石英晶体特性：晶体本身是一个高Q值谐振器，其谐振频率（如16MHz）由物理尺寸和切割方式决定，但实际振荡频率会受到外部电路电容的影响。
-
电容匹配原理：晶体需与外部电容形成谐振回路，负载电容 CloadCload 的作用是补偿晶体等效电路中的容性分量，使振荡频率精确匹配标称值。
具体选多大可根据芯片手册推荐，一般15pf，20pf左右
二、电路设计
2.1 晶体电路设计
2.1.1 晶体内部电路
这是我们表象上看到的
实际它内部会寄生出电感，电容和电阻
了解这个有什么用呢？
有了这些参数就会有阻抗频率特性曲线
在Fs 到 Fa 的区域即通常所谓的：“并联谐振区”，在这一 区域 晶体工作在并联谐振状态该区域就是晶体的正常工作区域， Fa ~Fs 就是 晶体的带宽。带宽越窄 晶体品质 因素越高，振荡频率越稳定 在此区域晶体呈电感特性，从而带来了相当于 180 °的相移。
Fs~Fa这中间的频率可以称为Fp，Fp有个公式
2.1.2 有效负载电容计算
正常的晶体电路会寄生出Cs电容，上面的反相放大器是为了形成360度相移准备的，最上面的反馈电阻
CL1和CL2这两个电容需要我们计算得到，Cs一般取2pf~4pf，然后通过公式计算出有效负载电容的大小
CL1和CL2它们俩值是一样的
由这个图我们可以看出当算出来的有效负载电容过大或者过小时对晶体频率的影响
2.1.3 反馈电阻
1.频率调节
并联电阻可以调节晶振电路的频率。当并联电阻的值发生变化时，会影响电路的阻抗，从而改变石英晶体谐振器的振动频率。通过调整并联电阻的值，可以对晶振电路的频率进行微调，使其精确地稳定在所需的频率上。
2.改善电路性能
并联电阻可以改善晶振电路的性能。在晶振电路中，由于石英晶体谐振器的Q值较高，电路的阻抗会受到频率、温度等因素的影响。并联电阻可以提供额外的阻抗，以抵消这些因素的影响，从而改善电路的性能。
3.增加电路稳定性
并联电阻可以提高晶振电路的稳定性。当电路受到外界干扰时，并联电阻可以抑制干扰信号对电路的影响，从而减小频率偏差和相位噪声。这有助于提高晶振电路的稳定性和精度。
4.保护石英晶体谐振器
并联电阻可以保护石英晶体谐振器免受电流冲击。在晶振电路启动或关闭时，可能会产生较大的瞬态电流，这些电流可能会对石英晶体谐振器造成损坏。并联电阻可以限制电流的大小，从而保护石英晶体谐振器免受损坏。
我们在选择大小时，一般根据晶振频率进行选择
频率越大，反馈电阻越小。
2.1.4 实际晶体设计参考
2.1.5 晶体pcb注意事项
振荡器电路旁边要避免有高频信号经过。
走线长度越短越好。
接地平面用于信号隔离和减少噪声。例如：对晶振的信号线 包地处理 有助于将晶振和来自其他 PCB 层的噪声隔离开来
2.2 晶振设计
2.2.1单端晶振
一般的晶振单端芯片就是这四个引脚，我们逐一介绍如何设计
EN：这个根据具体设计来，如果高电平有效，接通过上拉电阻拉至电源，低电平有效直接接地即可，悬空的话直接一个x
VCC:电源引脚，由于晶振输出的波形是振荡的 ，还可能掺杂一些噪声，影响电源的稳定性，也可以大大降低电源噪声对时钟输出频率的影响。还需要对电源进行去耦，所以需要并联三个电容，容值从小到大。
GND:直接接地即可
OUT:输出引脚，一般需要串接个电阻，进行阻抗匹配，减少发生反射，减少信号的过冲，使输出信号变得更加平缓。也可以在接个电容，效果更好，但是电容的容值得经过考虑得出，一般25M,50M用10pf即可，太大，会使上升沿太缓，影响输出。
2.2.2 差分晶振
基本和单端一样，就是输出多一个引脚，同时需要串接个电阻进行阻抗匹配。