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电荷泵锁相环(CPPLL)在模拟锁相环占据主导，

因为在环路中实现了积分器，而没有有缘放大器
即：type 2锁相环可以使用无源RC滤波器实现，简化了PLL设计。

简单CPPLL

$|v_e|=\int_{0}^{\Delta t}\frac{I_{CP}}{C_1}dt=\frac{I_{CP}}{C_1}\Delta t$

$|v_e|=I_{CP}R_1+\int_{0}^{\Delta t}\frac{I_{CP}}{C_1}dt=I_{CP}R_1+\frac{I_{CP}}{C_1}\Delta t$

与C1串联电阻R1形成零点。

电容累积相位误差，提供积分路径增益
电阻，确定比例路径增益

电压由Vctr控制，不是Vc控制，所以

$|v_e|\approx I_{CP}R_1$

控制VCO的电压幅度为 $I_{CP}R_1$ ，有效电压由PFD的脉冲宽度决定。

PFD的线性范围	$-2\pi \rightarrow +2\pi$
误差电压范围	$-I_{CP}R_1\rightarrow +I_{CP}R_1$
PFD和电荷泵有效相位检测器的电流增益	$K_d'=\frac{I_{CP}}{2\pi}[A/rad]$
相位检测器的电压增益	$K_d=\frac{I_{CP}R_1}{2\pi}[V/rad]$
开环环路增益	$G(s)=\frac{K_D' Z(s)K_{vco}}{s}=K_d'(\alpha +\frac{\beta }{s})\frac{K_{vco}}{s}=\frac{I_{CP}}{2\pi}(R_1+\frac{1}{sC_1})\frac{K_{vco}}{s}$	$\alpha =R_1,\beta =\frac{1}{C_1}$
		环路动态特性由比例路径主导： $\alpha >\beta$ ，则单位增益频率 $\omega_u\approx \frac{I_{CP}R_1K_{vco}}{2\pi}$
		零点位置： $\omega_z=\frac{1}{R_1C_1}$
闭环传递函数	$H(s)=\frac{G(s)}{1+G(s)}=\frac{K_d'K_{vco}(1+sR_1C_1)}{s^2C_1+sK_d'K_{vco}R_1C_1+K_d'K_{vco}}$
	$H(s)=\omega_n^2\frac{1+s/\omega_z}{s^2+2\zeta\omega_ns+\omega_n^2}$
	$\omega_n=\sqrt{\frac{K_d'K_{vco}}{C_1}}=\sqrt{\frac{I_{CP}K_{vco}}{2\pi C_1}}$ $\zeta=\frac{\omega_n}{2\omega_z}=\frac{R_1}{2}\sqrt{\frac{I_{CP}C_1K_{vco}}{2 \pi}}$

高阶CPPL（4阶 type2）环路参数意义

电路有两个极点，一个VCO，一个C1，所以波特图开始 -40 db/dBc
对于type 2系统，需要增加零点 ωz，小于单位增益频率 ωu，以实现较好的相位裕度
大多数情况下，高阶极点的主要目的是 在环路带宽之外提供额外的低通滤波。
PLL的高阶极点，只会降低相位裕度，不会显著改变传递函数

C1	1. DC极点 2. 零点位置	$\omega_z=\frac{1}{R_1C_1}$
R1	1. 零点位置 $\omega_z=\frac{1}{R_1C_1}$ 2. 单位增益: $\omega_u\approx \frac{I_{CP}R_1K_{vco}}{2\pi}$	$\omega_z=\frac{1}{R_1C_1}$
R1 C2	主要决定第1个极点位置	$\omega_{p1}\approx\frac{1}{R_1C_2}$
Rp Cp	主要决定第2个极点位置 $\omega_{p2}$	$\omega_{p2}=\frac{1}{R_pC_p}$

R1会影响单位增益频率、零点频率、第一个极点频率（ $\omega_u ,\omega_z,\omega_{p1}$ ）

$\omega_u$ ，很难取控制 $I_{cp},K_{vco}$ ，他们与PLL的其他性能相关，最好控制R1来实现
$\omega_z,\omega_{p1}$ ，需要给定的R1，来控制C1、C2

	单位增益频率 $\omega_u$ 在优化PLL输出端的相位噪声方面起着重要作用，因为它决定了LPF和HPF噪声传递函数的3 dB转折频率。
	零点频率ωz由C1而不是R1控制零点频率ωz越低，环路变得更稳定，但需要更大的C1，从而导致面积增加和建立时间延长
	极点 $\omega_{p1},\omega_{p2}$ 抑制杂散

并联电容的另一个作用：

C2，提供开环增益的第3极点
在实际应用中，还可以防止电荷泵输出端和VCO输入端饱和。

电荷泵在每个参考时钟周期内通过PFD产生的向上脉冲开启

$f_{ref}=50MHz,I_{CP}=2mA,R_1=10k\Omega ,C_1=10nF,C_2=100pF$

如果C2没有防止，那么将会有10V（ $10V=I_{CP}*R_1=1mA*10k\Omega$ ）峰峰值产生，此时，电荷泵的输出级将饱和到电源电压，并且电荷泵的上升电流不能被导通。当并联电容器被投入时，LPF的50 MHz电压涟漪以小于50 mV的幅度被降低。

因此，对于大多数集成电路来说，二阶类型2的CP-PLL很难见到，并且在实践中至少为CP-PLL设计三阶环路。

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简单CPPLL

高阶CPPL（4阶 type2）环路参数意义

并联电容的另一个作用：

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