杭州建设网双标化工地2022年_软件工程有多难学_百度知道客服电话_品牌推广的三个阶段

五.双极型晶体管

在这节我们将会用双极型晶体管来实现开关的功能，整个设计的流程和我们的MOS管几乎是完全一样的，当然由于双极型晶体管的原理和MOS管并不一样，所以，在设计起来，个人觉得原理要比用MOS管实现开关要难不少。

5.1 双极型晶体管开关

我们同样先简单介绍一下双极型晶体管的原理吧(更为详细的介绍请移步至模电课程)
和MOS管不同，双极型晶体管并不是来源于我们的平行板电容器，它是来源于我们的老朋友——二极管
随着我们对二极管逐步加深认识，我们注意到了这样一个现象
在二极管没有外加任何电压的时候，N区的电子(多子)会由于浓度差的原因往P区走，P区的空穴(多子)也会由于浓度差的原因往N区走，在交界面处形成了一个很薄的空间电荷区，这就是PN结.
在PN结中，多数运动的载流子已经全部被耗尽，只剩下不能移动的正负离子，形成了很强的场强，位于N区的电子和位于P区的空穴，受电场力作用，两人只能隔着银河 (耗尽层)眺望对方.

更糟糕的情况，发生在二极管外加反向电压的时候，位于N区的电子(多子)会受电源正极吸引，而位于P区的空穴(多子)会受电源负极吸引，于是耗尽层会被进一步扩大(内电场和外电场共同叠加)，这下就几乎没有电流(多数载流子)流过二极管了.(这也是我们说的二极管单向导通原理)

但是我们说几乎，那就说明还有非常非常非常微弱的电流
那些电流是从哪里来的呢?(温漂电流)
不要忘记P区多子是空穴，但也有少子是电子
同样的，N区多子是电子，但也有少子是空穴
对于这部分少子来说，耗尽层内外叠加的电场就是它们最好的加速剂，可以助它们成功飞越耗尽层，来到对面区.
假如，我们往耗尽层(下图红色框框)里面注入电子会发生什么事情呢?(Carrier Injection)

答案也很简单，就是我们前面说的，这部分电子受耗尽层的电场作用，成功飞离耗尽层，电路再次有了电流出现.
假如我们不往里面注入电子，那就相当于一个反偏的二极管，没有电流通过.
灵感突然就有了！！！通过往里面是否注入电子，来决定电路是否导通，这不就相当于一个开关?
但是，如何往里面注入电子呢?我们还要构造一个发射器，专门用来发射电子才行
用什么器件来构造呢?
还是我们的二极管！能用少一点器件就少一点器件嘛
但是，我们当初正偏时二极管导通是既有空穴，也有电子，两者共同构成电流
但是我们现在想要的是一个电子发射器

怎么解决这个问题呢?
答案也很简单，参杂不同即可.(Effect of Asymmetric Doping)
我们将N区重参杂(电子很多很多)，P区轻参杂(空穴少一点)，这样形成的电流，大部分都是电子移动所构成的.

电子发射器做好后，将我们两个设计的结构拼在一起，就形成了我们的双极性晶体管啦！
总共有三个端口，分别为射集E,集电极C,基集B

第一个问题，可以把双极型晶体管看作是两个背对背的二极管结合吗?

答案是肯定不能，两者并不等效，一个二极管充当的是电子发射器，另一个二极管充当的是真实开关,即阀门的效果，假如把它们简单看作是背对背的二极管，那就失去我们设计的初衷了.

第二个问题，每个区它的特点是什么?为什么要这样起名?

E区参杂浓度最高，电子多，它的功能其实就等同于我们MOS管里面的S源极
B区最薄参杂浓度最小，空穴我们不需要它浓度比较高，我们想要的只是简单的电子发射器
C区面积最大，用来充分接收来自E区的电子

第三个问题，总共有几个工作状态?由什么来决定的?

总共有三个状态，截止，放大，饱和
由管子本身的特性，或者根本来说，是参杂浓度来决定的
我们模电利用的是放大区(线性区域)，而数电利用的是非线性区域

第四个问题，如何记忆?

首先我们要启动电子发射器，即基集电压$U_B$大于射集电压$U_E$，一般要大于0.6或0.7V
但是这还不够，我们说集电极电压$U_C$还要大于射集电压$U_B$，也就是我们前面提到过的二极管反偏，它决定我们三极管能否发挥一个开关的作用
射极电压不变，通过控制集电极和基集两端的电压，就可以使三极管工作在饱和区或者放大区
王文俊老师还举了一个形象的比喻
我们可以把整个过程理解为一个抽水的过程
电压$U_{BE}$决定抽出的总出水量，或者说决定我们是否要往水井里面抽水，以及要抽水的话，总的抽水量为多少
电压$U_{CE}$决定我们流过C的最大水量(相当于一个阀门)，抽到的总水量会往基集B和集电极C流走

当$U_{BE}$小于开启电压，此时位于截止区
不会抽水，电子发射器不工作

当$U_{BE}$大于开启电压，但是$U_{CE}$较小，其实就是我们前面提到过的，其中一个二极管要反偏，此时$U_C$电压小于$U_B$电压，还是正偏，也能导通，但是无法发挥放大器的功能
我提供了500ml水，但我只允许300ml水流过

当$U_{BE}$大于开启电压，但是$U_{CE}$也较大时，更准确来说，用一句口诀来记忆
发射结正偏，集电结反偏
($U_E$ < $U_B$ < $U_C$)
此时便工作在放大区，集电极电流和基极电流存在比例关系

在我们数电中，利用的就是饱和区和截止区，而且往往是深度饱和，此时$U_C$和$U_E$电压很接近

5.2 TTL反相器

了解了双极型晶体管，我们就可以用它来设计一个双刀型开关！这节的重点是了解它的工作过程，以及多和前面的CMOS反相器做对比
(前者是电流驱动，后者CMOS反相器是电压驱动)

5.2.1 TTL反相器的组成

TTL反相器是集成门电路中电路结构最简单的一种
由于输入输出端均采用三极管结构，而不是MOS管，因此也被称为TTL电路.(Transistor-Transistor logic)

和我们之前说法保持一致，分析一个电路的功能，要按照模块划分，然后每个模块单独分析，最后再结合起来分析
TTL反相器总共可以划分为三个部分，第一个是输入级，第二个是中间的倒相级，第三个是输出级

输入级

首先，我们来看第一部分的输入级
不难发现，输入级的晶体管T1，基集直接通过一个电阻和电源$V_{CC}$相连，也就是保持基集电位最高
所以，这个三极管后面就绝对不可能工作在放大状态了(不满足集电极反偏)，要么工作在截止区，要么工作在饱和区

为什么要加一个电阻，基集不直接和电源相连?

起到限流保护的作用，不然三极管容易被击穿

为什么要外接一个二极管?

发挥的作用和我们给CMOS门电路加的保护电路74HC类似，当输入的低电压太低时，下面的二极管也会导通，将发射极信号钳位在$-V_{ON}$，抑制负性干扰脉冲，使发射极电流过大，它和我们的电阻是互相搭配使用的

整个工作流程是什么?

当输入低电平时，三极管T1处于饱和工作状态(有时候直接认为是深度饱和)，此时直接把它看作开关闭合即可
当输入高电平时，三极管T1发射极反偏，处于截止状态，集电极正偏，此时直接把它看作一个二极管即可

反相级

接下来，我们看第二部分的反相级

当输入低电平时，三极管截止，集电极输出电源电压$V_{CC}$，射级直接接地
当输入高电平的时候，三极管导通，集电极输出$V_{CC}-i_c{R}_3$,射极输出$i_c{R}_3$,此时由于电流比较大，预料之中，我们可以把上面看成输出低电平，下面输出高电平
由于两极电压输出始终相反，所以称作倒相极
可以说这才是TTL反相器的核心模块所在，通过控制电压分配(压降)来调节后方两个管子的开启情况，是真正实现输出反向的地方

输出级

最后一级是输出级
和CMOS反相器不一样，没有采用PNP和NPN互补的形式，只是简单都采用NPN管的形式
这两个管子和CMOS反相器中两个管子很相似，它们的开关直接决定输出电压。但它们又都是高电平触发，需要T2管来控制，这和CMOS反相器不同

输出级同样有一个二极管，它发挥的作用是什么?

当下面的T5管导通的时候，输出电平Y也等于0，但此时经过前面倒相级输出给T4管的基集电压，理论上是0，但实际上比0要高($V_{CC}-i_c{R}_3$)
所以，假如不加这个三极管，T4管是有可能也导通的，为了保证T4管可靠截止，才加了这么个三极管

整个工作流程

当输入低电平的时候

T1管工作在深度饱和状态
($V_C\approx V_E$，原本相差的0.2V直接近似忽略)

解析1.基集电压最高(和电源直接相连)，发射结不是反偏，即不是放大区；发射结正偏，电子发射器正常工作，因此也不是截止区，导通的话，只可能工作在饱和区
解析2.由于T1的集电极回路电阻是$R_2$和$T_2$的b-c结反向电阻之和，阻值非常大，因而工作在深度饱和状态，使$V_{CE(sat)}\approx 0$

T2管截止，集电极输出电压$V_{CC}$，射级电压输出0

基集电压就0.2V，远远达不到开启电压(0.6V-0.7V),因此T2管必定截止
因此按照我们之前倒相级的分析，上面输出高电平，下面输出低电平

T4管导通，T5管截止

因为T2的阻断，电源想要“释放”还只剩一个去处，就是T4管.
T4的基极与发射极也能得到足够压降，所以T4管顺理成章导通。
而T5管发射结远远达不到开启电压，因此不开启。

此时输出端与电源连结，起到反相输出高电平的效果
当输入高电平的时候
情况稍微复杂点(假设输入电压为3.3V，开启电压$U_{ON}$为0.7V)
此时假设T1管发射极依旧是导通的，那基极电压$$U_B=U_{IH}+U_{ON}=4.1V$$那么不管T1管是工作在饱和区还是放大区，由于T2管，T5发射极接地，所以T2,T5发射结必定同时导通
而一旦T2，T5管发射结同时导通，$U_B$就会被钳位在2.1V，所以$U_B$在实际上不可能等于4.1V，只能是2.1V左右
整个T1管的工作状态和我们之前分析输入级时一样，发射结反偏截止，集电极正偏导通，相当于一个二极管(此时不处在饱和区，截止区，放大区中的任何一个区域)

现在T2管导通后，方便起见，我们可以近似把它看作是导线(深度饱和状态，且忽略$U_{CE}$压降)，这时5V电源，R2，T2管，R3、地串联且$U_{C2}$≈$U_{E2}$

为什么T2管处在饱和状态，而不是放大状态?

实际上当输入电压还不是很大的时候
即T2管由刚截止到导通，$U_{E2}$ < 0.7V导通电压时，T5管此时处于截止区，T2管是处在放大区的
由于进入放大区，ic的迅速增大，会拉低$U_{C2}$，抬高$U_{E2}$，但T4管依旧导通
但是当输入电压继续增大时，T5管也同时导通，ic就变得更大了，$U_{C2}$也就变得更低，此时T2管就会由放大区迅速进入饱和区，T4管就会由导通变为截止
而我们此时假设的输入电压3.3V，已经算是很高的输入电压了(可以结合后面的电压传输特性曲线进一步理解)，当电路稳定输出时，T2，T5管此时就直接导通，并工作在饱和区

假如只考虑串联分压$U_{C2}$≈$U_{E2}$，约等于1.9V，但由于T5管导通，且$U_{C2}$≈$U_{E2}$，所以实际电压$U_{C2}$等于0.7V左右
这时再看T4管，由于T5管导通且经过一个二极管，故T4管发射极电压为0.7V，由于T4管发射极与基极电压约相等，故T4管截止
整个T2管的工作状态和我们之前分析反相级时一样，T2管的导通使$U_{C2}$降低，$U_{E2}$升高，从而控制T4管截止，T5管导通，输出变为低电平

整个TTL反相器分析的关键就是我们的T1管工作状态
输入低电平时，处于饱和状态
输入高电平时，处于发射结截止，集电极正偏

5.2.2 电压传输特性

TTL反相器整个的电压传输特性曲线比CMOS复杂，总共分为四个部分

第一个部分是我们的截止区
此时输入电压还比较小，小于0.6V，T1管工作在深度饱和状态，T2管基集电压还比较小，发射结达不到开启电压要求，此时T2,T5管都是截止的
此时T4管基集直接接电源$V_{cc}$,发射结正偏，T4管导通，输出高电平电压，由于R2,三极管，三极管的压降，所以实际输出的电压并没有5V，而是接近3.4V左右，此时等同于一个输出电阻小的射级跟随器


第二个部分是线性区
此时输入电压在0.7V-1.3V，T1管依旧导通，处于饱和状态，但是T2管此时由于发射结电压大于开启电压，所以T2管也导通
和我们之前的说法保持一致，T2管此时由刚截止到导通，T2管是处在放大区的
但是由于$U_{E2}$ < 0.7V，T5管此时仍然处于截止区，
由于进入放大区，ic的迅速增大，会拉低$U_{C2}$，抬高$U_{E2}$，但T4管依旧导通
利用串联时电流相同，我们可以建立相应的等式，解出此时的$V_{C2}$
此时$V_{C2}$变化可以近似看作一个随输入电压增大，而线性减小的函数
输出电压$$V_o=V_{C2}-V_{BE4}-V_{D2}=4.72-1.6V$$输出电压随着输入电压变化呈线性函数，这也是我们为什么称它为线性区的原因

第三段是转折区
此时由于$U_{E2}$ ≥ 0.7V，T5管也同样导通，此时T2,T5管的同时导通，ic就变得更大了，$U_{C2}$也就变得更低，此时T2管就会由放大区进入饱和区，T4管就会由导通变为截止
整个过程变化速度非常快

第四段是饱和区
此时T1管会进入我们之前说的，发射结反偏，集电结正偏的状态，基集电压会被钳位在2.1V，不管你输入电压再怎么升高，都不会影响我们最终的输出电压

整个过程的电压传输特性曲线如下:

同样，从电压传输特性曲线上可以看到，当输入信号偏离正常的低电平0.2V而升高时，输出的高电平不会立刻改变；同样，当输入信号偏离正常的高电平3.4V而降低时，输出的低电平也不会立马发生改变，因此TTL反相器和CMOS反相器一样，也有着自己的噪声容限，允许输入电平有一定的波动

只简单做个对比:
CMOS反相器的噪声容限在输出高，低电平变化不大于限定10%$V_{CC}$情况下，输入信号高低电平允许的变化量约为30%$V_{CC}$
而TTL反相器的噪声容限往往是一个定值，如0.4V

5.2.3 TTL反相器的静态输入/输出特性

本节分为两条支线去讲
第一条肯定就是我们标题说的，静态输入和静态输出特性
第二条是带负载和不带负载，同样也会影响最终的输入特性

静态输入特性

我们先来谈输入特性曲线
当输入电压为低电平的时候，由上面的工作流程分析，我们不难得知此时T2,T5管都是截止的，T1管导通，处于饱和状态
通过假设，我们可以算出来，此时输入端会有一个近似1mA的电流流出

当输入高电平的时候，我们知道此时T1管发射结反偏，集电极正偏，处于一种倒置状态，此时电流放大系数极小，可以近似看作为0，不难得到此时的电流就算有，也是非常小的一个值，近似为40uA

最后便可以得到我们的输入特性曲线
位于低电平输入和高电平输入之间的输入特性曲线，由于过于复杂和时间短的原因，所以我们在这里就直接跳过分析了

在图中我们还可以注意到一个细节，当输入电压减小时，甚至减小到小于0V，会有很大的电流输出来，这个电流来自哪呢?
答案就是我们之前提到过的三极管，当输入的低电压太低时，下面的二极管也会导通，起到抑制负性干扰脉冲，使发射极电流过大的作用，当然仅从输入这端来看，也就会发现电流突然大了很多

假如在接输入之前，先接上负载的话，输入端又会有什么变化呢?
输入高电平时，区别不大
负载$R_p$不会影响输入电压

但输入低电平的时候，情况就发生了改变
不难发现，电源和负载电阻之间，形成了一条通路，电阻$R_1$和负载电阻$R_p$形成了串联分压的关系
输入电压会随着负载电阻$R_p$的值改变而改变
当$R_p$增大时，分到的电压也就越大，即输入电压也会越大

但是，可以无限增长吗?什么时候输入电压停止增大呢?

首先输入电压肯定不可能超过电源电压$V_{cc}$(当然，这纯纯废话 )
更重要的是，我们说当T1管的基极电压$V_{B1}$等于2.1V时，$R_p$继续增大，输入电压也不会有任何变化
原因还是我们之前说的，当输入电压增大时，会导致T2,T5管陆续导通，然后将T1管的基极电压$V_{B1}$钳位在2.1V

那负载电阻$R_p$和空路之间是什么关系呢?

答案是空路可以近似看作负载电阻$R_p$无穷大
此时就相当于输入接高电平，此时输出的电压值大致为1.4V(不是输出接近0V)
随负载变化,输入端负载特性图如下:

所以，假如我们用TTL反相器来实现四输入的或非门，没有用到的端口一定要妥善处理，而不能就这样悬空着，否则会导致最后的输出一直为0，屏蔽了其它的所有输入(或非:有一个为1，输出必定为0)
CMOS反相器实现的或非门则禁止悬空，假如不给它任何输入，它是不会有任何输出的，或者更准确地说，输出不定，容易受到外界噪声信号的干扰，更严重可能会受到静电放电的损害，导致CMOS反相器损坏

CMOS反相器和TTL反相器的静态输入特性对比如下

静态输出特性

当输出高电平的时候，T2,T3管都是截止的，T4管导通
其实我们的TTL反相器可以等效为一个射极跟随器

简单回顾一下射极跟随器的特性:

1.电压放大倍数接近为1
2.输出电阻非常小

由于这两个特性，所以射极电路也常被用做接在输出的最后一级，使电路带负载能力更强
当然，也是由于这个特性，所以，当输出电流变化还比较小的时候，输出电压会有一段时间近乎横平，变化不大
(分压几乎不变，负载电阻$R_L$分走了大部分电压)
(个人认为也可以从另一个角度看，负载电阻$R_L$是一个深度负反馈，当射极电压$U_E$要减小时，射极电流$I_{EQ}$会减小，由公式可知，基极电流$I_{BQ}$也会减小，由于$U_B=V_{CC}-I_{BQ}{R}_C$，$R_C$不变，所以$U_B$增大，$U_{BE}=U_B-U_E$，$U_{BE}$增大，使基极电流$I_{BQ}$又会变大)
随着负载电流不断增大，R4上的压降也随之增大，最终会让T4管的b-e结变为正向偏置，此时T4管就会进入饱和状态，失去射极跟随的作用，输出电压随输出电流呈线性变化(T4管由放大进入饱和，可以等效为一个电阻，所以变化曲线应该是一条直线)
变化曲线如下图所示:
PS:由于电流此时是流出，所以为负值

当输入低电平的时候，同样可以等效为下面的电路（CMOS电路下拉部分）

此时T5管饱和导通，等效输出电阻也很小，74系列小于8欧
这样一来，便允许流入很大的电流，可带较大的负载电阻

对应的低电平输出特性曲线如下:

5.2.4 四大特性

注意，下面讲的特性，其实在CMOS电路中也会存在，不过当初并没有涉及扇出系数等概念，王红老师原话是避免一下子输入的概念太多，导致理解不到位，所以放到了TTL反相器这里讲,在学习过程中，大家也可以对比来学习.

扇出系数

扇出系数是用来描述一个门带负载能力强弱的

对于一个门电路来说，我们肯定要把它接到电路当中使用，后面的电路也是一个个的门，那它后面能接的门数量能够是无限制，能接多少就接多少吗?

答案是不能的，理想很丰满，现实很骨感
虽然我们想要一个门能够驱动很多门，但是显然做不到
就拿CMOS反相器来说，它是电压驱动型的
假如从输入端看过去，可以将后面的每一个负载门等效为一个极大的输入电阻和一个小电容的并联，由于驱动门输出电阻非常小，所以驱动门的输出电压高低电平也变化很小，所以，理论上它的驱动能力是无限强的

但是在实际使用的时候，情况就大不相同了.
当驱动门的输出电压$V_o$从低电平切换到高电平时，必须给负载门的电容充电，$V_o$才能从低电平切换到高电平
同理，当输出电压$V_o$从高电平切换到低电平时，负载门的电容要先放完电，$V_o$才能从高电平切换到低电平
而且根据我们之前学习过的噪声容限，我们还必须保证在$V_o$从高电平切换到低电平以后的持续时间内，要满足$V_o$能下降到负载电路要求的输入低电平最大值$V_{IL(max)}$以下；
$V_o$从低电平切换到高电平以后的持续时间内，要满足$V_o$能上升到负载电路要求的输入高电平最小值$V_{IH(min)}$以上

那后面接的输入端越多，负载电容就越大，上升和下降的速度就越慢
当工作频率增大的时候，很有可能会出现下面的情况:
驱动门输出的电压还没变化到负载门输入电压低电平最大值$V_{in(max)}$以下或者$V_{in(min)}$以上，驱动门输出的电压又开始变化，造成误判
通俗点来讲，老板(驱动门)要给手下的每一个员工(负载门)发钱，员工只有收到对应足够的钱，才判定自己拿到这个月的工资
但是这个老板不是直接一次性全部付清钱，而是在月底这一天，分批慢慢的分给每一个员工，假如过了这一天，就不发钱了
当员工数目增多的时候，发钱速度就会越来越慢，很有可能超出老板的发钱持续的时间，于是过了月底这一天，老板就不发钱了，员工由于没收到对应足够的钱，因此直接判定老板没有发工资
在实际使用中，低频条件下，CMOS反相器大概能挂50个门以上，当频率升高，挂的数目也就越少(扇出数目越少)

CMOS反相器是如此，TTL反相器就更是如此了
TTL反相器是电流驱动型，无论高电平还是低电平，都是要有驱动电流的
无论入还是出，一个TTL都对应一份电流，当负载门输入电流总和超出驱动门的最大输出电流时，驱动门就要大哭说道:“我带不动你们了，输出的电流完全不够用!”

在实际计算的时候，其实就是结合我们的输入输出特性曲线图来进行计算
先根据输出特性曲线，找出对应驱动门的输出电流值
然后再根据输入特性曲线，得到每个负载门，在对应输入电压时的输入电流值
高电平计算一次扇出系数，低电平计算一次扇出系数，取两者之中的较小值作为该驱动门的扇出系数

传输延迟时间

我们会发现一个现象，当输入发生变化时，输出不会立刻发生变化，而是需要经过一定时间才会随之改变

为什么会出现这种情况呢?

原因就是门电路内部有着结电容的存在，还有分布电容
通俗点讲，我们从真值表的一行跳到另外一行，输出需要一定时间才能变化，这个时间就是我们的传输延迟时间.
严格意义上来讲，传输延迟时间分为$t_{pd}$(propagation delay)和$t_{cd}$(contamination delay)
$t_{pd}$代表的是输入已经从0变到1，输出还需要多长时间变化，毕竟一个个触发器内部就是一个个门电路，我们走路从一个地方到另一个地方需要一定时间，信号经过一个个门，从输入走到输出也需要一定时间

我们的目标就是要让输出有效尽可能快，即$t_{pd}$尽可能小
更具体细分:
输出信号从0变化到1,即低电平(low)变化到高电平(high)的时间,我们可以称作为$t_{pLH}$
输出信号从0变化到1,即低电平(low)变化到高电平(high)的时间,我们可以称作为$t_{pHL}$
并且以50%作为分界线，因为这是一个趋势，默认一般波形变化后，上去或下来，就不会再拐回去

为什么$t_{pLH}$要比$t_{pHL}$要大?

原因就在于T5管从深度饱和导通向截止转换用时较长

$t_{pLH}$，$t_{pHL}$和$t_{pd}$什么关系?

两者和$t_{pd}$的关系如下面的关系所示:

$t_{cd}$代表的是从0到1(从1到0)，中间一定会经过无效区，输出还需要经过多长时间进入无效区，即输出能够保持原来的有效值的时间
对于$t_{cd}$来说，它不能是0，也不能为0
如果它一旦为0，输入一旦发生变化，输出就立马无效，这显然不是我们想要的，我们的目标是输出在有效电平的时间加长

$t_{pd}$(propagation delay)和$t_{cd}$(contamination delay)两者关注的其实都是输出的有效，只不过前者$t_{pd}$关注的是有效到有效的时间，而后者$t_{cd}$关注的是无效到无效的时间

这两个延时在我们实际买到的器件，在商家提供的手册都会有提供，它们是由厂家负责测量和保证的.
一般说来，手册中标注的$t_{cd}$(contamination delay)要比实际的要大，器件要尽量晚点进入无效区，无效传播的时间要尽量大
而$t_{pd}$(propagation delay)则是要比实际要小，信号在器件中传播的速度要尽量快点，有效传播的时间要尽量小

假如给了你一个电路，并且给出了每个门的延时时间，如何计算该电路的$t_{pd}$(propagation delay)和$t_{cd}$(contamination delay)呢?

比如说下面这道题，已知与非门$t_{pd}=4.5ns$,$t_{cd}=1ns$
求电路的总$t_{pd}$(propagation delay)和$t_{cd}$(contamination delay)

$t_{pd}$(propagation delay)衡量全部有效信号通过整个电路的总传输时间，因此找的是最长路径
我们一般也把设计最长的路径称作关键路径，它制约了我们整个电路的工作频率，因此我们设计的时候，一般尽可能减小关键路径的长度
$t_{cd}$(contamination delay)衡量的是无效信号传播的时间，只要有一个无效信号到达输出端，输出端的信号就不再可信，因此找的是最短路径
所以，上面这道题的正确答案是12nS和2nS

如果$t_{pd}$(propagation delay)和$t_{cd}$(contamination delay)两者差别比较大?会带来什么影响呢?

在整个工作时间里头，有很大一段时间，都是无效状态输出，这也是我们设计时，需要注意和避免的.

交流噪声容限

输入噪声容限是指我的输入在一定范围内变化，不会给我的输出带来影响.
这就好比，学霸的分数在九十九分上下波动，并不会影响他拿班级第一的事实，有一定的容错范围.
而无论是CMOS电路还是TTL电路，输入端都可以等效出一个小电容出来，正是由于这些电容的存在，我们的数字电路才出现传输延迟时间这一概念.
但是，可以一棍子打死，说它们一无是处吗?
错误的！
在模电中我们曾学过，对于交流信号来说，电容等效为通路；对于低频信号来说，电容等效为开路
这也意味着，当有一个窄脉冲(持续时间接近$t_{pd}$)来到数字电路，会被电容直接滤除，并不会对后端电路造成影响
我们需要电压/电流信号在电路中一级级建立，持续时间接近$t_{pd}$或者比它还要小，则意味着这一级电压还未建立就要撤走，自然就不会传去后端电路
并且由图可知，这个脉冲宽度$t_w$越小，电路所能容忍的交流脉冲幅度也就越大
这说明我们数字电路天生具有一定的抗干扰性，即便输入有一些比较高频的噪声影响输入发生波动等等，也不会造成输出变得不稳定.

动态尖峰电流

和CMOS反相器不同，在前面我们学习静态输入，输出特性曲线时也知道，TTL反相器的静态功耗并不等于0
当输入高电平(输出低电平)时，T2,T5管都会导通，T1管集电结正偏，也算导通
此时有电流$I_{CCL}$,大约为3.4mA

当输入低电平(输出高电平)时，T1，T4管都会导通(由于后端没有接负载，因此下面的计算没有计算流经T4管的电流)
此时有电流$I_{CCH}$,大约为1mA

但是和CMOS反相器电路一样，当输入由低电平到高电平变化时，由于TTL反相器也是遵从同样的互补倒相级设计，并且截止变为导通比饱和变为截止的速度要更快
所以也会存在上下T4,T5两个管子同时导通的情况，进而引起极大的动态尖峰电流，足足达到34.7mA


于是，我们可以画出来对应的TTL电流变化曲线图

随着频率的升高，出现动态尖峰电流的次数也会越多，功耗就会越来越大

5.3 其它类型的TTL门电路

5.3.1 其它逻辑功能的门电路

与非门

有了TTL反相门后，我们怎么对其进行修改，以实现任意逻辑功能呢?
前面我们说过，TTL反相器总共可以划分为三个部分，第一个是输入级，第二个是中间的倒相级，第三个是输出级
倒相级通过控制电压分配(压降)来调节后方输出级两个管子的开启情况，两者共同配合，以实现反相的功能
所以，假如我们要实现任意逻辑功能，真正需要改的地方，其实是输入级，只要给正确的输入，剩下交给后面倒相级和输出级一起配合，即可输出正确结果

为什么不设计与门，而是设计与非门?

原因和CMOS一样，高电平导通时，是下拉
对于与运算来说，我们引入一种新的多发射极设计结构

多发射极管发挥的功能其实和我们之前在二极管中所学的与门功能是一样的——实现两个信号的逻辑与

整个与非门的结构如下图所示:
圈起来的部分进行逻辑与运算，后面则是我们的TTL反相器中所学的反相级和倒相级，也总称为图腾柱电路

假如有一个输入为低电平(低于0.8V)，对应的NPN管发射结将会导通，基极电压就会被钳制在0.9V(有些教材也写低于1.4V)
但无论怎么说，这个电压太低了，根本无法维持T1管集结和T2,T5两个管子的导通，即T2,T5两个管子都是截止的
流经R1的T1基极电流，主要是经导通的射结流向低电平的输入信号源，成为前级门的灌电流负载，此时多个输入端共用一个输入电流

同时，因为T2管截止，T4管将因为电阻R2接电源而导通，使输出F成高电平.
由于T4管有射级跟随器的特性，所以输出呈低阻抗，仅数十欧，可以提供较大的输出电流，也称为拉电流，能使容性负载迅速充电.

当输入同时为低电平时，两个NPN管子都进入饱和导通状态，对应的基极电压也还是都被被钳制在0.9V，此时依旧是多个输入端共用一个输入电流，门电路内部的工作状态依然和上面的分析一样.

当输入同时为高电平时，两个NPN管子都进入倒置状态(原本按照道理应该基级电压为2.7V，但是T2,T3管的导通，使它钳位在了2.1V)即发射结反偏，集电极正偏，T1管的基流将经过集电结，而成为T2的正向基流.
此时每个输入端单独一份输入电流，由我们之前学的高电平输入特性曲线可知，一份输入电流大致40uA左右

这份电流哪里来的?

发射结截止也可以有电流通过，由少子构成，只不过很小而已.

和之前反相器的分析一个道理
T2管导通于饱和区，其集-射级间压降仅为0.3V.
由于T2管的射级与T5的基极直接相连，其电位为0.7V，所以T2集电极电位为1V，不足以维持T4管的射结和二极管D3的导通，所以T4和D3均截止.
由于T5管也导通于饱和状态，其集电极电位仅为0.3V，所以输出F为低电平，饱和T5管的输出内阻也很小，至多一二十欧，故可以吸收来自后级同类门较大的灌电流.

概括下来，输入同为高电平时，不同管的工作状态如下:

对应的电平真值表如下:

整个门电路实现了2输入的与非，典型的商品型号为7400，一片封装内有四个独立的2输入与非门.

总结一下:
关键是低电平输入电流，大家输入端共用一份，这需要记忆

与非门改进

但是上述的与非门仅仅是标准型TTL门，后面为了进一步提升性能，满足生活中的实际需求，不同厂家还陆续推出来不同的TTL与非门设计.

快速型TTL门电路(H-TTL)

它将后面输出级的T4管改成达林顿管结构(两个三极管发挥一个三极管的功能)，成功使输出高电平时内阻进一步减小，增加输出拉电流的功能
之所以称之为快速，是因为这样改进后，电路开关速度确实快很多，时延可降到6ns，当然，相应的功耗也会增加.

低功耗TTL门电路(L-TTL)

除了想提速外，还有些电路改进方向是降低功耗，比如74L00
它将保护二极管D1,D2省去，还增加了电阻阻值，使R1 = 40kΩ，R2 = 20kΩ，R3 = 500Ω及R4 = 12kΩ
这样改进能将门的功耗降到1mW,当然相应的传输时延增加到30ns以上

肖特基TTL门电路(S-TTL)

在三极管旁路接一个肖特基二极管(SBD),就构成了我们的肖特基三极管，简称ST，它具有良好的抗饱和状态
当晶体管T因加大驱动电流而进入饱和后，集电结正偏，但受旁接SBD的影响，集电结的正向压降被钳定在0.3V左右，过驱动的基极电流将被SBD分流，晶体管只是工作在浅饱和状态

保留我们之前的改造

1.减小阻值，以提高速度，但同时增加功耗
2.采用达林顿管，使输出高电平时内阻进一步减小，增加输出拉电流的功能

并将TTL电路中有可能进入饱和状态的三极管全部替换为ST，则形成一种新型的，转换速度更快的肖特基TTL门电路(S-TTL)
除此之外，R3电阻也可以进行改造，将它用三极管T6替换掉，以改善T5管的开关特性以及电路的转换特性

低功耗肖特基型TTL门电路(LS-TTL)

但是上述S-TTL电路快是快，但平均功耗也高，达到了19mW
于是有人对电路改造，适当增大电阻阻值，但这样一来，速度又会降下去(功耗和速度就是这样相爱相杀 )
为了提高速度，我们对达林顿管对再次改造，加入两个二极管D5,D6
其中D6有利于T5管从截止转向导通时，负载电容上的泄放，从而加速T5管的通导过程；
D5管也是如此，它有助于T3管从导通转向截止时基区存储电荷的泄放，从而缩短T3管的截止过程.
并且与逻辑也直接改造，用两个肖特基三极管D1,D2直接替换掉，以提高逻辑与操作速度.

通过上述的改造，成功兼顾了速度快和功耗低的要求，功耗降到了2mW,而输出时延也只有10ns

高速型肖特基型TTL门电路(F-TTL)

包留上述的改造

1.达林顿管结构＋肖特基二极管管给三极管泄放
2.采用TS肖特基三极管结构
3.电阻R3改为TS管改善三极管的泄放特性

对输入和输出进一步添加新的措施改造，其目的是在保持高速的前提下，降低输入端的电流，以提高驱动同类门的能力，还可使电路的功率-频率曲线平坦，以便它在更宽的频带内良好运行

或非门

或非门也同样直接改输入级，相当于两个反相器，互不干扰的接在一起

分析也是一样的，这里就不再赘述

但是这样画出来的电路显然会比较丑，于是对于或运算，我们同样可以引入一种新的对管设计结构
PS:对管结构不是输入级的，而是对倒相级部分进行修改

异或门

通过多发射极和对管结构，我们就可以设计出任意逻辑功能的电路
检验自己是否真的理解上面的设计，最简单的方法就是自己设计一个异或门，我们当初用CMOS，传输门都成功设计出来一个异或门，现在用TTL应该如何设计呢?
我们说思路也是类似的(有很多方法设计，这里只提供一种)
我们知道异或，其实就是同或取反
$$A\oplus B=(AB+A^{\prime }{B}^{\prime }{)}^{\prime }$$前面的AB我们就可以用多发射极结构来实现，后面的A’B’则可以先用摩根定律转化为(A + B)'的形式，然后用对管结构来实现，两者的输出再作为新的输入，然后用一个对管结构实现或非运算

假如给一个这样的电路，分析的时候，也是分模块进行划分，找对管，多发射极结构进行分析，而不是拿信号一个个去试

输入低电平的时候，是几份电流?

牢记一个原则，只有与门的低电平输入共用一份电流，其余都是有几个输入端，就对应几份电流
因此，直接看有多少个$R_1$电阻，就有几份电流
答案是3份

输入高电平的时候，是几份电流?

答案是4份

5.3.2 OC门(Open Collector)

和MOS管相对应，TTL也有OC门(集电极开路的门电路)

简单回顾一下，上述我们讲到的推拉式输出电路有什么局限性呢?

第一.输出电平不可调(甚至输出达不到电源电压$V_{cc}$，输出高电平只有3.4V)
第二.负载能力不强，尤其是高电平输出(输出电阻)
第三.输出端不能并联使用(当上面输出高电平，下面输出低电平时，分别都会有一个晶体管导通，电源直接接地，会直接把电路击穿)
我们想实现线与功能

于是和OD门同样的设计思路，你不是怕电源烧坏吗?直接把上面的晶体管删掉，只留下拉晶体管，将集电极开路，这样门电路直接没有电源，就不怕电源烧毁了，这样便构成了我们的OC门

输出端为OC三极管T5，可以承受较大电压，电流，如SN7407:40mA/30V，这样便解决了负载能力不强的问题
和OD门一样，由于没有上面互补电路上拉电源，这样就无法输出高电平，所以对于OC门来说，每次使用OC门输出高电平，都必须外接上拉电阻和电源，这样便解决了输出电平不可调的问题.

最为关键的是，引入了OC门，此时便可以实现线与功能(将输出直接接到一起，还不会短路)

当然，和OD门一样，这部分假如想要考察的话，就是考察上拉电阻$R_L$阻值的计算

为什么$R_L$阻值取值有限制?

和OD门一样，对于整个电路来讲，其实OC门就是形成了一个信号源去驱动后端
当$R_L$阻值过大，输出压降就会过大，此时输出高电平质量就会很差，驱动能力弱；
当$R_L$阻值过小，限流作用就会太弱，虽然T5可以承受较大电压，电流，也依旧容易被击穿

那如何确定$R_L$阻值呢?

和OD门一样，考虑极限情况
当充当限流电阻时，极限情况，就是一个门电路承担流过的所有电流(来自电源支路的电流$(V_{CC}-V_{OL})/R_L$和后面所有门电路的输入电流$m^{\prime }|I_{IL}|$)
PS：我们在之前与非门时已经讲过，低电平输出时，其电流共用一份电流，所以，一个与非门只算一份输入电流；除此之外，或非门是有多少个输入端，就算多少份输入电流

如下图中是三个与非门，所以m’ = 3;假如是三个或非门，则m’ = 1 + 2 + 3 = 6

同理，当充当电压源内阻时，我们希望输出的"1"是高质量的，尽量接近电源电压，有一定的负载能力

PS：此时输入高电平，则不用考虑输入电流份数，直接有多少个端口，就算多少份电流

总结一下:

假如是异或门呢?

计算最大电阻时，即输入高电平时，一个异或门4份电流
如下图，m就不为6，而是12

计算最小电阻时，即输入低电平时，一个异或门3份电流
如下图，m’就不为3，而是9

5.3.3 三态门

和CMOS门电路一样，我们同样可以设计一种电路输出高阻态
PS:其实看到EN选通端，我们也猜想可能是三态门

那为什么我们需要高阻态?它有什么作用?

无论我们是用面包板插线还是PCB板，一条线和另外一条线相连之后，就始终固定在一起，此时只要有电源接通，就必定会有电压电流关系
如何切断这个联系呢?
答案就是三态门，除非三态门打开，否则模块之间互不干扰
从而实现物理电气上保持相连，但是逻辑上是断开的
比如我们买笔记本，假如要接外设，可能就有很多个USB接口，我们希望这些USB接口之间是一个什么关系?
1.访问某个特定USB接口时，其它设备不会干扰我
2.我不需要拔下来其它外设的USB接口，物理上它们还是相连的，但是互不干扰
此时利用到的就是我们的三态门
其实三态门利用最为经典的一个场景，就是我们51单片机的总线

多个外设通过三态门挂接在总线上，只有三态门导通，外设才可以往总线上发消息(CPU通过总线向外设发消息)
外设与外设之间虽然物理上是直接相连的，但是因为三态门的缘故，逻辑上并不直接相连
而每一个外设，我们说，都有着它自己唯一的外设地址
这个地址是怎么来的?
$E{N}^{{}^{\prime }}$选通端为1代表选中这个外设，其余$E{N}^{{}^{\prime }}$都为0，不就相当于对外设进行了编码？
而且这个编码也的确是唯一的，直接就是我们前面提到过的最小项的形式，且这个地址的长度决定于外设的数目

最小项的编码 与 地址的编码 一一对应